解析低功耗模拟前端电路设计

　　随着便携式电子技术的发展，超低功耗、高集成的模拟电路设计成为了电路设计的主流。超低功耗、高集成的模拟前端芯片ＭＡＸ５８６５是针对便携式通信设备如手机、ＰＤＡ、ＷＬＡＮ以及３Ｇ无线终端而设计的，芯片内部集成了双路８位接收ＡＤＣ和双路１０位发送ＤＡＣ，可在４０Ｍｓｐｓ转换速率下提供超低功耗与更高的动态性能。芯片中的ＡＤＣ模拟输入放大器为全差分结构，可以接受１ＶＰ－Ｐ满量程信号；而ＤＡＣ模拟输出则是全差分信号，在１．４Ｖ共模电压下的满量程输出范围为４００ｍＶ。利用兼容于ＳＰＩＴＭ和ＭＩＣＲＯＷＩＲＥＴＭ的３线串行接口可对工作模式进行控制，并可进行电源管理，同时可以选择关断、空闲、待机、发送、接收及收发模式。通过３线串口将器件配置为发送、接收或收发模式，可使ＭＡＸ５８６５工作在ＦＤＤ或ＴＤＤ系统。在ＴＤＤ模式下，接收与发送ＤＡＣ可以共用数字总线，并可将数字Ｉ／Ｏ的数目减少到一组１０位并行多路复用总线；而在ＦＤＤ模式下，ＭＡＸ５８６５的数字Ｉ／Ｏ可以被配置为１８位并行多路复用总线，以满足双８位ＡＤＣ与双１０位ＤＡＣ的需要。
　　１ ＭＡＸ５８６５的工作原理
　　ＭＡＸ５８６５内部结构原理框图中，ＡＤＣ采用七级、全差分、流水线结构，可以在低功耗下进行高速转换。每半个时钟周期对输入信号进行一次采样。包括输出锁存延时在内，通道Ｉ的总延迟时间为５个时钟周期，而通道Ｑ则为５．５个时钟周期，图２给出了ＡＤＣ时钟、模拟输入以及相应输出数据之间的时序关系。ＡＤＣ的满量程模拟输入范围为ＶＲＥＦ，共模输入范围为ＶＤＤ／２±０．２Ｖ。ＶＲＥＦ为ＶＲＥＦＰ与ＶＲＥＦＮ之差。由于ＭＡＸ５８６５中的ＡＤＣ前端带有宽带Ｔ／Ｈ放大器，因此，ＡＤＣ能够跟踪并采样／保持高频模拟输入＞奈魁斯特频率　。使用时可以通过差分方式或单端方式驱动两路ＡＤＣ输入ＩＡ＋ ＱＡ＋ ＩＡ－与ＱＡ－　。为了获得最佳性能，应该使ＩＡ＋与ＩＡ－以及ＱＡ＋与ＱＡ－间的阻抗相匹配，并将共模电压设定为电源电压的一半ＶＤＤ／２　。ＡＤＣ数字逻辑输出ＤＡ０～ＤＡ７的逻辑电平由ＯＶＤＤ决定，ＯＶＤＤ的取值范围为１．８Ｖ至ＶＤＤ，输出编码为偏移二进制码。数字输出ＤＡ０～ＤＡ７的容性负载必须尽可能低＜１５ｐＦ　，以避免大的数字电流反馈到ＭＡＸ５８６５的模拟部分而降低系统的动态性能。通过数字输出端的缓冲器可将其与大的容性负载相隔离。而在数字输出端靠近ＭＡＸ５８６５的地方串联一个１００Ω电阻，则有助于改善ＡＤＣ性能。
　　ＭＡＸ５８６５的１０位ＤＡＣ可以工作在高达４０ＭＨｚ的时钟速率下，两路ＤＡＣ的数字输入ＤＤ０～ＤＤ９将复用１０位总线。电压基准决定了数据转换器的满量程输出。ＤＡＣ采用电流阵列技术，用１ｍＡ１．０２４Ｖ基准下　满量程输出电流驱动４００Ω内部电阻可得到±４００ｍＶ的满量程差分输出电压。而采用差分输出设计时，将模拟输出偏置在１．４Ｖ共模电压，则可驱动输入阻抗大于７０ｋΩ的差分输入级，从而简化ＲＦ正交上变频器与模拟前端电路的接口。ＲＦ上变频器需要１．３Ｖ至１．５Ｖ的共模偏压，内部直流共模偏压在保持每个发送ＤＡＣ整个动态范围的同时可以省去分立的电平偏移设置电阻，而且不需要编码发生器产生电平偏移。图２（ｂ）给出了时钟、输入数据与模拟输出之间的时序关系。一般情况下，Ｉ通道数据ＩＤ　在时钟信号的下降沿锁存，Ｑ通道数据ＱＤ　则在时钟信号的上升沿锁存。Ｉ与Ｑ通道的输出同时在时钟信号的下一个上升沿被刷新。
　　３线串口可用来控制ＭＡＸ５８６５的工作模式。上电时，首先必须通过编程使ＭＡＸ５８６５工作在所希望的模式下。利用３线串口对器件编程可以使器件工作在关断、空闲、待机、Ｒｘ、Ｔｘ或Ｘｃｖｒ模式下，同时可由一个８位数据寄存器来设置工作模式，并可在所有六种模式下使串口均保持有效。在关断模式下，ＭＡＸ５８６５的模拟电路均被关断，ＡＤＣ的数字输出被置为三态模式，从而最大限度地降低了功耗；而空闲模式时，只有基准与时钟分配电路上电，所有其它功能电路均被关断，ＡＤＣ输出被强制为高阻态。而在待机状态下，只有ＡＤＣ基准上电，器件的其它功能电路均关断，流水线ＡＤＣ亦被关断，ＤＡ０～ＤＡ７为高阻态。
　　２ ＭＡＸ５８６５的典型应用
　　ＭＡＸ５８６５能以ＦＤＤ或ＴＤＤ模式工作在各种不同的应用中如在ＷＣＤＭＡ－３ＧＰＰ ＦＤＤ　与４Ｇ技术的ＦＤＤ应用中工作于Ｘｃｖｒ模式，或在ＴＤ－ＳＣＤＭＡ、ＷＣＤＭＡ－３ＧＰＰＴＤＤ　、ＩＥＥＥ８０２．１１ａ／ｂ／ｇ及ＩＥＥＥ ８０２．１６等ＴＤＤ应用中在Ｔｘ与Ｒｘ模式间切换等。在ＦＤＤ模式下，ＡＤＣ和ＤＡＣ可同时工作，且当ｆＣＬＫ 为 ４０ＭＨｚ时，消耗的功率为７５．６ｍＷ。实际上，ＡＤＣ总线与ＤＡＣ总线是分开的，并与数字基带处理器通过１８位（８位ＡＤＣ与１０位ＤＡＣ）并行总线进行连接。而在ＴＤＤ模式下，ＡＤＣ与ＤＡＣ交替工作，ＡＤＣ与ＤＡＣ总线共享，它们一起构成１０位并行总线连到数字基带处理器，并可通过３线串行接口选择Ｒｘ模式以启用ＡＤＣ或选择Ｔｘ模式启用ＤＡＣ。由于在Ｒｘ模式下，ＤＡＣ内核被禁用而不能发送；而Ｔｘ模式下，ＡＤＣ总线为高阻态，从而消除了杂散辐射，同时也避免总线冲突。在ＴＤＤ模式下，当ｆＣＬＫ为４０ＭＨｚ时，Ｒｘ模式下的功耗为６３ｍＷ，Ｔｘ模式下的ＤＡＣ功耗为３８．４ｍＷ。