信号完整性验证个案分析

          许多的设计工程师发觉信号完整性分析已不再仅仅是局限于高速系统设计领域的特殊问题。信号完整性问题的真正起因是不断缩减的信号上升时间与信号下降时间而不是系统时钟的提升。随着IC制造厂商生产工艺技术不断进步，目前的技术水准已经达到0.25um工艺甚至更低。不断进步的元器件生产工艺技术用来淘汰落后过时的技术，传统的标准电子元器件采用先进的工艺技术生产制造时，尺寸可以做得更小而与此同时器件的开关速度却变得越来越快，所以信号的上升时间和下降时间越来越短。
事实上，大约每隔三年时间晶体管门的尺寸都会减小大约30%，相应地，晶体管的开关速度也就加快大约30%。信号上升时间和下降时间的缩减会导致“潜在的危机”，最终将导致设计中出现高速方面的问题，而在传统的设计流程中从未将其视为产生高速问题的因素。
为什么说是更快的信号沿跳变（更短的信号上升时间和信号下降时间）而不是系统时钟频率的提升为电路板设计工程师带来了严肃而重大的设计挑战？这是因为当信号跳变比较慢（信号的上升时间和下降时间比较长）时，PCB中的布线可以建模成具有一定数量延时的理想导线而确保有相当高的精度。而对于功能分析来说，所有的联线延时都可以集总在驱动器的输出端，通过不同的联线线段联接到该驱动器输出端的所有接收器的输入端都会在同一时刻观察到同样的信号波形。
采用集总延时参数模型无需特殊的模拟分析就可以精确地分析电路行为。实践表明，如果在设计中考虑到集总参数的延时因素，那么物理实现同理论的分析模拟十分接近。
随着信号变化的加快（信号上升时间和下降时间的缩短），电路板上的每一个布线段由理想的导线转变为复杂的传输线。这时信号联线的延时不能再以集总参数模型的方式建模在驱动器的输出端。此时同一个驱动器信号驱动一个复杂的PCB联线时，电学上联接在一起的每一个接收器上接收到的信号都各不相同。不仅整个PCB联线的信号延时需要拆分成各自独立的PCB联线段的信号延时，而且必须仔细考虑每一个PCB联线段上的各种传输线效应之间的相互影响。由于存在高速效应，设计工程师很难预测复杂的PCB联线上的信号，因此需要进行传输线分析来确定在每一个接收器的输入端上信号的实际延时。

        从实践经验中得知，一旦传输线的长度大于驱动器上升时间或者下降时间对应的有效长度的1/6时，传输线效用就会表现出来。举例来说，假定设计中采用的元器件的上升时间为1ns，信号在PCB联线上的传输速度是2ns/ft，那么只要联线的长度超过1英寸，就会出现传输线效应，潜在的高速电路问题就有可能显现。很显然，板上所有的联线长度都小于1英寸这样的电路板少而又少。基于这样的认识，可以设想，设计工程师在采用上升时间为1ns的元器件来设计时一定会碰到高速方面的有关问题。